從8年酷睿進化史看摩爾定律發展之殤
從2014年的Broadwell開始，英特爾酷睿處理器正式邁入14nm工藝時代。
在此之後的四年中，酷睿處理器的製程工藝並沒有多少實質性的進展， 包括2015年的Skylake、2016年的Kaby Lake以及2017年以來集多種微架構於一身的八代酷睿 全部都是基於14nm工藝。
儘管14nm依據能耗被區分成了14nm、14nm+、14nm++三種，但是它們始終沒有脫離14nm這個節點，甚至連即將釋出的9000系處理器都很可能仍舊是14nm工藝。
半個世紀以來，被半導體行業奉為圭臬的摩爾定律一直按部就班地指揮著矽電晶體密度的增長頻率。
從最初的“每年翻番”到“每十八個月翻一番”，戈登·摩爾用他獨一無二的前瞻視角譜寫著半導體行業的神話。
然而，當時間臨近21世紀第二個10年的時候，CPU製程工藝的腳步卻慢了下來——14nm已經鏖戰了四代酷睿處理器，這是否意味著那個曾經的摩爾定律已經不再奏效？
要回答摩爾定律是否失效這個問題，我們不妨先來回顧一下英特爾歷代酷睿處理器所用的製程工藝。（本文僅討論2010年釋出至今、大家更為熟悉的酷睿i處理器）
英特爾在2010年推出了基於Westmere微架構的酷睿i系列處理器， 其中主流桌面平臺的Clarkdale被英特爾自詡為第一代酷睿處理器。
主要原因是Clarkdale第一次將GPU圖形核心封裝在處理器內，儘管CPU和GPU在當時還是兩個相互獨立的Die。
但是不可否認，Clarkdale開創了CPU與GPU融合的先河。與此同時，在CPU部分應用32nm工藝也屬首次。
按照英特爾“Tick-Tock”鐘擺模型的迭代策略，Westmere微架構當屬其中的“Tick”環節，也就是更新處理器的製程工藝。
一年後的Sandy Bridge則屬於“Tock”環節， 也就是在升級製程工藝的基礎上更新處理器的微架構。這個在2007年正式提出的“Tick-Tock”鐘擺模型按照兩年一更新處理器製程工藝的節奏穩步向前推進。
此後的四年中，酷睿處理器相繼迎來了22nm工藝的Ivy Bridge、Haswell以及14nm工藝的Broadwell、Skylake。
處理器在更先進的製程工藝以及微架構的幫助下不斷提升效能，同時功耗也在逐步降低，換言之，也就是CPU的每瓦效能在逐漸提高。
然而，當時間來到2016年，英特爾的“Tick-Tock”鐘擺模型似乎遇到了麻煩。
本應該在當時採用10nm的Kaby Lake卻依然徘徊在14nm節點上，儘管英特爾在14nm之後添上了一個“+”的字尾，並且標榜了通過改進鰭片高度與柵極間距使其獲得了更少的驅動電流以及更好的發熱控制，但是這依然無法打消人們對摩爾定律前景的擔憂。
更嚴重的後果是，Kaby Lake的推出直接宣告了“Tick-Tock”模型的死亡，兩年一更新制程工藝的節奏已經不再適用處理器的迭代頻率。
為了找到一種更合理的解釋方法， 英特爾轉而拿出了“Process、Architecture、Optimization”，也就是“製程、架構、優化”三步走的製程發展策略。
這樣一來，Kaby Lake也就有了看上去相當完美的落腳點——優化。
如果說Kaby Lake是“PAO”模型中的優化環節，那麼按照這個思路，接下來的Coffee Lake理應進入到新一輪的升級製程環節。
但是事與願違，Coffee Lake依然是14nm，並且在前輩Kaby Lake 14nm+的基礎上再次增加了一個“+”，變成14nm++，這讓剛剛走馬上任的“PAO”模型略顯尷尬。
摩爾定律真的是定律嗎？
從2007年提出的“Tick-Tock”模型到2016年的“PAO”模型，酷睿處理器並沒有嚴格按照既定的路線升級製程工藝。
甚至逐漸偏離了摩爾定律所定義的矽電晶體數量的週期性指數級增長，在探討是什麼阻礙了處理器製程工藝前進的腳步之前，我們有必要先了解什麼是摩爾定律。
準確的說，摩爾定律並非是一條嚴格意義上的物理定律，而是一種在對現有技術觀察的基礎上所提出的對未來趨勢的預測。
1965年4月，時任快捷半導體公司工程師的戈登·摩爾在《電子學》雜誌中撰文寫到： 隨著每塊電路中元件數目增多而單位成本下降，到1975年，單個矽晶片上可能會擠有多達65000個電晶體。
換為我們更為熟知的一種說法是，晶片中的電晶體數量每年增加一倍。
另一個重要資訊是，摩爾定律並非是一成不變的，而是根據時代環境的不同有所調整。
摩爾本人曾經在1975年IEEE國際電子元件大會上提交的一篇論文中對之前的設想進行過修正：在未來十年，隨著用來開發技術的機械越來越貴，“每年翻番法則”將減緩到每十八個月翻一番，到1985年，晶片中將具有1600萬個電晶體。
從摩爾兩次關於矽電晶體複雜度的節奏性增長預測中我們大致可以得出這樣一個結論：摩爾定律是一個不斷髮展變化並逐漸完善的關於每晶片電晶體數量的增長速度的預測。
這種預測並非是無期限的， 而是僅對未來10年的短暫設想。從這個角度來說，我們用40年前的摩爾定律來丈量現在的處理器製程工藝的升級頻率似乎並不妥當 。
電晶體無法逾越的限制
但是，從近四年尤其是2016年以來的酷睿處理器製程工藝來看，CPU製程放緩確實是不爭的事實，延用了四代酷睿處理器的14nm工藝早已顯示出前進的乏力，況且僅“+”號字尾就使用了兩次。
我們不禁要問，究竟是什麼阻礙了處理器製程工藝的前進腳步？
“所有出色的指數級增長都會走到盡頭。”作為矽谷數字革命先驅的戈登·摩爾不僅預測了矽電晶體的增長趨勢，同時也預見到了矽電晶體並不會無休止的增長下去，而是會遇到根本性的障礙。
我們知道，在化學變化中原子是最小的粒子，作為通過化學方法印刷的電晶體同樣無法越過原子的限制，也就是說，不可能用化學方法把一個功能印刷得比原子還小，這是制約矽電晶體增長的最根本原因。
另一方面，越來越嚴苛的製造工藝導致研發費用日益增長，每開發一代更先進的製程都會花費鉅額的資金。
根據英特爾此前公佈的資料來看，建造並裝配一家頂尖晶圓廠所需的投資將超過100億美元。100億美元是什麼概念呢？大約是目前1/3個AMD的總市值。
隨著半導體制造技術以及研發資金的門檻越來越高，擁有晶圓生產能力的企業正在逐漸減少。
從2002-2003年的25家到2014-2016年的4家，在過去15年裡已經有21家晶圓生產企業淘汰出局。
就在上月底，GlobalFoundries（GF）宣佈擱置7nm及以下工藝的研發工作，將資源整合到技術更成熟的12nm/14nm工藝上，究其原因與新工藝所需的鉅額研發資金不無關係。
製程工藝路在何方？
更先進的半導體制程工藝究竟路在何方？以目前的技術來看，採用更先進的光刻技術以及尋求更先進的材料都是正在進行或處在研發中的方向，其中，更先進的光刻技術將是未來幾年內可以預見的解決方案之一。
光刻是處理器生產過程中的核心環節，它往往決定著晶片上電晶體的大小，而光刻機則是進行光刻處理的唯一工具，其重要性不言而喻。
目前的光刻工藝多采用193nm波長的DUV深紫外光光刻機，而想要更先進的製程則需要藉助擁有更短波長的EUV極紫外光光刻機，這是因為更短的波長可以讓光刻機擁有更高的解析度，進而可以在晶圓上印製更小的電晶體。
擁有生產EUV光刻機的企業屈指可數，準確的說，全球僅有荷蘭的ASML一家公司具有生產EUV光刻機的能力。
此前，英特爾、臺積電、三星都已經採購ASML的EUV光刻機用於7nm及以下工藝的研發，相信在不久的未來我們會看到採用EUV光刻技術研製的處理器。
至於尋求更先進的材料，目前也只是停留在實驗室階段，比如在2016年美國勞倫斯伯克利國家實驗室就用碳奈米管和二硫化鉬兩種新材料成功實現了1nm的電晶體，這對推進半導體制程工藝具有深遠意義，但是距離大規模量產還有很長一段路要走。
