5nm以後的電晶體選擇 | 半導體行業觀察
來源：內容由公眾號 半導體行業觀察（ID：icbank）翻譯自「electroiq」，作者Pavan H Vora，Akash Verma，Dhaval Parikh，謝謝。
推動電晶體往5nm以下節點微縮是VLSI工業的關鍵問題之一，因為越變越小的電晶體帶來了各種各樣的挑戰，全世界也正在就這個問題進行一些深入研究以克服未來技術節點的挑戰。
在本文，我們回顧了包括如碳奈米管FET，Gate-All-Around FET和化合物半導體在內的潛在電晶體結構和材料，他們被看做解決現有的矽FinFET電晶體在5nm以下節點縮放的問題。
半導體時代始於1960年，是伴隨著積體電路的發明而開啟的。在積體電路中，所有有源/無源元件及其互連都整合在單個矽晶圓上，這就使得它們在便攜性、功能性、功耗和效能方面具有領先的優勢。而在過去幾十年裡，VLSI行業也在摩爾定律的“指導”下快速發展。所謂摩爾定律，是指整合在晶片上的電晶體數量大約每兩年增加一倍。
為了從縮小尺寸的電晶體獲得相應的收益，VLSI行業在不斷改進電晶體的結構、材料、製造技術以及設計IC的工具。到目前為止，電晶體所採用的各種技術包括了高K電介質，金屬柵極，應變矽（strained silicon），雙圖案化（double patterning），從多個側面控制通道，絕緣體上的矽（SOI）和更多技術。其中一些技術在《關於CMOS，SOI和FinFET技術的評論文章》中有討論過。
如今，物聯網，自動駕駛汽車，機器學習，人工智慧和網際網路流量的需求呈指數增長，這將給電晶體帶來了縮小到現有7nm節點以下以獲得更高效能的驅動力。然而，縮小電晶體尺寸卻存在若干挑戰。
亞微米（Sub-Micron）技術的問題：
每次我們縮小電晶體尺寸時，都會生成一個新的技術節點。所以我們已經看到了如28nm，16nm等的電晶體尺寸。我們知道，縮小電晶體可以實現更快的開關、更高的密度、更低的功耗，更低的每電晶體成本以及跟多的其他增益。
基於CMOS（互補金氧半導體）的電晶體可以在28nm節點上執行良好。然而，如果我們將CMOS電晶體縮小到28nm以下，則短溝道效應變得不可控制。在該節點下，由drain-source電源產生的水平電場試圖控制通道。結果，柵極不能控制遠離它的漏電路徑。
16nm / 7nm電晶體技術：FinFet和FD-SOI：
VLSI工業已採用FinFET和SOI電晶體用於16nm和7nm節點，因為這兩種結構都能夠防止這些節點的漏電問題。這兩種結構的主要目標是最大化柵極到溝道（gate-to-channel）的電容並最大限度地減小漏極到溝道（drain-to-channel）的電容。在兩個電晶體結構中，引入溝道厚度縮放作為新的縮放參數。隨著溝道厚度減小，沒有路徑（path），因為它已經遠離了柵極區域離。因此，柵極對通道具有良好的控制，這就消除了短通道效應。
在絕緣體上矽（SOI）電晶體中，使用掩埋氧化物層，其將主體與圖1（a）中所示的襯底隔離。由於BOX層，漏—源（drain-source）寄生結電容減小，這帶來更快的切換。對SOI電晶體來說，它們面對的主要挑戰是難以在晶片上製造薄矽層。
FinFET，也稱為三柵極控制通道，如圖1（b）中的三個側面所示。我們可以看到，有一個薄的垂直“矽體”，看起來像是由柵極結構包裹的魚的Fin。通道的寬度幾乎是Fin高度的兩倍。因此，為了獲得更高的驅動強度，我們就使用了多Fin結構。FinFET的收益之一是帶來了更高的驅動電流需求。但FinFET面臨的主要挑戰是複雜的製造工藝。
5nm以下的挑戰：下一步是什麼？
隨著表面粗糙度散射增加的，同時減小“矽體”厚度，這將會帶來較低的遷移率。這主要因為FinFET是3D結構，所以降低了散熱方面效率。此外，如果我們進一步縮小FinFET電晶體尺寸，比如低於7nm，則漏電問題再次出現。再加上如自加熱（self-heating）和閾值平坦化（threshold flattening）等諸多問題也會被考慮進來，這就推動我們去研究其他可能的電晶體結構，並用新的有效材料替換現有材料。
根據ITRS路線圖（國際半導體技術路線圖），下一代技術節點分別為5nm，3nm，2.5nm和1.5nm。在VLSI行業和學術界，也正在進行許多不同型別的研究和研究，以尋找滿足這些未來技術節點要求的潛在解決方案。在這裡，我們討論一些有前景的解決方案，其中包括了碳奈米管FET（carbon nanotube FET）、GAA電晶體結構和化合物半導體等用於未來節點的技術。
CNTFET - 碳奈米管FET：
CNT（碳奈米管）展示了一類新興的半導體材料，它是由捲起的單片碳原子組成以形成的管狀結構。CNTFET是一個場效應電晶體（FET），使用半導體CNT作為兩個金屬電極之間的溝道材料，這就形成了源極和漏極接觸。在這裡，我們將討論碳奈米管材料以及它如何在較低的技術節點下給FET帶來提升。
什麼是碳奈米管？
CNT是由碳製成的管狀材料，擁有可在奈米尺度上測量的直徑。它們具有長而中空的結構，由一個原子厚的碳片形成，這個東西就被稱為“石墨烯”（Graphene）。碳奈米管具有不同的結構、長度、厚度、螺旋度和層數。主要被分類為單壁碳奈米管（Single Walled Carbon Nanotube ：SWCNT）和多壁碳奈米管（Multi-Walled Carbon Nanotube ：MWCNT）。如所示圖3（a） ，可以看到，單壁碳奈米管是由單層的石墨烯構成，而多壁碳奈米則是由多個石墨烯層組成。
碳奈米管的特性：
碳奈米管在熱穩定性和物理穩定性方面具有優異的表現，如下所述：
1、金屬和半導體行為
CNT可以表現出金屬和半導體行為。這種行為變化取決於石墨烯片的卷繞方向，這被稱為手性向量(chirality vector)。該向量由一對整數（n，m）表示，如圖3（b）所示。如果'n'等於'm'，或者'n'和'm'的差值是三的整數倍,則CNT表現為金屬，否則它表現為半導體。
2、令人難以置信的流動性
因為SWCNT能夠表現為金屬或半導體，所以擁有對稱傳導（symmetric conduction）和承載大電流的能力，這就使得它們具有很強的電子應用潛力，由於沿CNT軸的低散射率，沿CNT長度的電子和空穴具有很高的電流密度。資料顯示，CNT可以承載大約10 A / nm^ 2的電流，而標準金屬線的載流能力僅為10 nA / nm^ 2。
3、出色的散熱性
熱管理是電子裝置效能的重要引數。碳奈米管（CNT）是眾所周知的奈米材料，擁有出色的散熱效能。此外，與矽相比，它們對I-V特性的溫度升高影響較小。
電晶體應用中的CNT：CNFET
碳奈米管的帶隙可以通過其手性（chirality）和直徑改變，因此可以使碳奈米管表現得像半導體。半導體CNT可以是奈米級電晶體器件溝道材料的有利候選者，因為它提供了遠超傳統矽MOSFET的許多優點。碳奈米管傳導熱量類似於鑽石或藍寶石。此外，與矽基器件相比，它們的切換更可靠，功耗更低。
此外，CNFETS的跨導率（trans-conductance）比其對應物（counterpart）高四倍。CNT可與High-K材料整合，從而為通道提供良好的柵極控制。由於遷移率增加，CNFET的載流子速度是MOSFET的兩倍。在相同的電晶體尺寸下，N型和P型CNFET的載流子遷移率類似。但在CMOS中，因為遷移率值不同，PMOS（P型金氧半導體）電晶體尺寸大約是NMOS（N型金氧半導體）電晶體的2.5倍。
CNTFET的製造是一項非常具有挑戰性的任務，因為它需要精確和準確的方法。在這裡我們討論頂部門控（Top-gated）的CNTFET製造方法。
該技術的第一步始於將碳奈米管放置在氧化矽襯底上，然後分離各個管，使用先進的光刻來定義和圖案化源極和漏極觸點。然後通過改善觸點和CNT之間的連線來減小接觸電阻。通過蒸發（evaporation）技術在奈米管上進行薄頂柵（top-gate）電介質（dielectric）的沉積（deposition）。最後，為了完成該過程，柵極接觸被沉積在柵極電介質上。
CNTFET面臨的挑戰：
在商用CNFET技術的路線圖上，存在許多挑戰。他們中的大多數已經得到一定程度的解決，但其中也有一些尚未得到克服。在這裡，我們將討論CNTFET的一些主要挑戰。
1、接觸電阻
對於任何先進的電晶體技術來說，電晶體尺寸減小而帶來的接觸電阻的增加是他們面對的主要效能問題。由於電晶體的按比例縮小，接觸電阻顯著增加，這就帶來電晶體效能下降。到目前為止減小器件觸點的尺寸帶來執行量（execution）大幅下降，這是矽和碳奈米管電晶體技術面臨的挑戰。
2、碳奈米管的合成
CNT的另一個挑戰是改變其手性（chirality），使其表現得像個半導體。合成的管（synthesized tubes）具有金屬和半導體的混合物。但是，由於只有半導體元件有資格成為電晶體，因此需要發明新的工程方法，在將金屬管與半導體管分離時獲得明顯更好的結果。
3、開發非光刻工藝，將數十億個這些奈米管放置在晶片的特定位置上，這構成了極具挑戰性的任務。
目前，許多工程團隊正在對行業和大學中的CNTFET器件及其邏輯應用進行研究。在2015年，一家領先的半導體公司的研究人員成功地使用“緊密接觸方案”（close-bonded contact scheme）將金屬觸點與奈米管結合起來。他們通過在管的末端放置金屬接觸並使它們與碳反應形成不同的化合物來實現這一點。這項技術幫助他們將觸點縮小到10奈米以下而不影響效能。
Gate all around FET：GAAFET
未來的潛在電晶體結構之一是GAAFET（Gate all around FET）。Gate-all-around FET是FinFET的擴充套件版本。在GAAFET中，柵極材料從四個方向圍繞溝道區域。在簡單的結構中，作為溝道的矽奈米線被柵極結構“包圍”。垂直堆疊的多個水平奈米線結構被證明非常適合於提高每個限定區域的電流。圖5中展示出了多個垂直堆疊的gate-all-around矽奈米線的概念。
除矽材料外，還可以使用一些其他材料，如InGaAs，鍺奈米線，藉助這些材料能獲得更好的移動性。
在複雜的柵極製造，奈米線和接觸方面，GAAFET存在許多障礙。其中一個具有挑戰性的工藝是從矽層製造奈米線，因為它需要一種新的蝕刻工藝方法。
最近，位於魯汶的研發公司聲稱，他們在直徑為10奈米以下的奈米線上使用GAAFET在通道上實現了出色的靜電控制。去年，一家領先的半導體公司推出了一款5nm晶片，該晶片採用堆疊奈米線GAAFET技術，在50mm^2晶片上集成了300億個電晶體。據稱，與10nm節點相比，該晶片效能提高了40％，在相同效能下功耗降低了70％。
化合物半導體
繼續電晶體微縮的另一種有希望的方法是選擇表現出更高載流子遷移率的新型材料，而擁有來自III、V族成分的化合物半導體與矽相比，明顯擁有更高的遷移率。其中一些化合物半導體例項是銦鎵砷（InGaAs），砷化鎵（GaAs）和砷化銦（InAs）。根據各種研究，化合物半導體與FinFET和GAAFET的整合在更小的節點處表現出優異的效能。
化合物半導體的主要問題是矽和III-V半導體之間的大的晶格（lattice）失配，導致電晶體溝道的缺陷。有一家公司開發了一種含有V形溝槽的FinFET進入矽襯底。這些溝槽充滿銦鎵砷並形成電晶體的鰭片。溝槽底部填充磷化銦以減少漏電流。利用這種溝槽結構，已經觀察到缺陷在溝槽壁處終止，從而能夠降低溝道中的缺陷。
結論
從22nm節點到7nm節點，FinFET已被證明是成功的，並且它還可以繼續縮小到另一個節點。但我們也應該看到，除此之外，還存在各種挑戰，如自加熱，遷移率降低，閾值平坦等。
我們已經討論了碳奈米管的優異運動特性，散熱性，高載流能力,這將為替代現有矽技術提供了有前景的解決方案。
隨著水平奈米線的堆疊開啟“第四柵極”，Gate-all-around電晶體結構也是替換FinFET垂直Fin結構以獲得良好靜電特性的良好候選者。
雖然目前尚不清楚技術路線圖中的下一步是什麼。但是可以肯定的是，在未來的電晶體技術中，必須改變現有的材料，結構，EUV（極紫外）光刻工藝和封裝，才能繼續延續摩爾定律。